Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer
SKU: 9780792383758
Price: 100.0 EUR
Availability: InStock

Autor: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Jazyk:

Väzba: Pevná

Vydavateľ: Springer

Dostupnosť: Skladom u dodávateľa

Odosielame za 10-13 dní

100.00 €

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Informácie o knihe

Autor

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Jazyk

Angličtina

Väzba

Kniha - Pevná

Vydalo

1998

Stránok

158

EAN

9780792383758

ISBN

0792383753

Enbook ID

01397588

Vydavateľ

Springer

Hmotnosť

970

Rozmery

155 x 235 x 15

Kompletný popis

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Mohlo by vás zaujímať

Zákazníci, ktorí si kúpili túto knihu, kúpili tiež

Najčastejšie vyhľadávané

Categories

Authors

Publishers

Produkty

Produkty

Najčastejšie vyhľadávané

Categories

Authors

Publishers

Produkty

Produkty

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Informácie o knihe

Kompletný popis

Mohlo by vás zaujímať

Zákazníci, ktorí si kúpili túto knihu, kúpili tiež